基于DDS专用集成器件实现运放测试仪的测量系统设计

基于DDS专用集成器件实现运放测试仪的测量系统设计

1 引言

2 系统方案论证

2．1 信号发生器方案论证

3．1 信号源的实现

5 Hz信号产生的参考频率为fCLK=1 MHz，相位累加器的位数是32，频率控制字为21 475，其输出频率则为（106／232）×21475≈5．000 038 1 Hz，而相对误差的绝对值为（5．000 038 1-5）／5×100％≈0．000 762％。5 Hz信号对D／A转换速率要求不高，为提高精度，系统选用12位D／A转换器件MX7541。

40 kHz～4 MHz扫频信号由DDS专用器件AD9851产生。通过对输出正弦波的频率进行步进控制可实现扫频输出。频率分辨率设为1 kHz，如果以1 kHz为频率步进值，则需要步进（4×106-40x103）／1 000=3 960次，而要求扫描时间小于等于10 s。扫描速度应大于等于10 s／3 960=2．525次／ms。考虑到实测器件的情况，为保证测量的可靠性，采用非等步长步进，即随着频率增加，步进量增加，在接近截止频率点时减小步进频率，保证频率分辨率为1 kHz。

3．2 运放参数测试电路

3．2．1 输入失调电压VIO、输入失调电流IIO的测量

闭合S1、S3、S4、S12，S2→3、S11→3，测得辅助运放的输出电压为VIO，则有：

在重复VIO测量步骤的基础上再断开S3、S4，测得辅助运放的输出电压为VLI，则有：

系统选取R=436 kΩ，IIO～（0，4μA），VIO～（0，40 mV），以上两个条件均能满足。

3．2．2 差模开环交流电压增益AVD的测量

闭合S1、S3、S4、S10、S12，S2→3、S11→1，设信号源输出电压为VS，测得辅助运放输出电压为VLO，则有：

AVD的测量误差在很大程度上取决于电路中R1、R2的匹配精度，若匹配误差为δ=（R1-R2）/R2，δ1=（Rf-Ri）/Ri，则单纯由电阻失配引起的相对误差为△A VD=“20” log（δ+1），该系统占为0．6％。

3．2．3 共模抑制比KCMR的测量

闭合S1、S3、S4、S10、S12，S2→1、S11→3、S13→1，设信号源输出电压为VS，测得辅助运放输出电压为VIO，则有：

KCMR的测量误差在很大程度上取决于电路中待测运放两输入端电阻的匹配精度，若匹配误差为δ1，则单纯由电阻失配引起的相对误差为△KCMR=20log（δ1+1），δ1=δ。

4 系统测量与分析

利用该系统测量OP07、μA741、LF256等，运放器件的参数可在FPGA显示器上显示，后果表明，该测试仪测量精度高，符合设计要求，其中表1是测量OP07结果。

5 结束语

该系统完成了对运放参数VIO（0～40 mV）、IIO（0～4μA）、AVD（60～120 dB）、KCMR的测量，（误差分别为1％和±2 dB），而且还实现了BWC的测量和自动量程转换功能，其中扫频信号的步进频率为1 kHz，电压有效值为（2±0．1）V。系统通过FPGA提供键盘和显示器等人机交互界面。能准确实现对测量方式的控制及相关信息的显示，且增加触摸屏控制和打印测量结果功能，具有较好的可重复性和参考性。另外，在系统中通过对硬件的处理，消除了因使用继电器由环路正反馈带来的自激效应，进一步提高了系统稳定性。